{"id":20721,"date":"2016-07-07T11:56:20","date_gmt":"2016-07-07T09:56:20","guid":{"rendered":"https:\/\/www.teldat.com\/sin-categorizar\/20721\/el-camino-se-abre-para-dar-paso-a-la-dram\/"},"modified":"2023-02-28T17:26:48","modified_gmt":"2023-02-28T16:26:48","slug":"el-camino-se-abre-para-dar-paso-a-la-dram","status":"publish","type":"post","link":"https:\/\/www.teldat.com\/es\/blog\/el-camino-se-abre-para-dar-paso-a-la-dram\/","title":{"rendered":"El camino se abre para dar paso a la DRAM"},"content":{"rendered":"<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><img decoding=\"async\" class=\"size-medium wp-image-4841 alignleft\" src=\"https:\/\/www.teldat.com\/wp-content\/uploads\/2022\/06\/ThinkstockPhotos-105654612-scaled.jpg\" alt=\"dram memory\" width=\"300\" height=\"242\" title=\"\">Las caracter\u00edsticas diferenciadoras de las <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DRAM<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> frente a las <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">SRAM<\/span><\/strong><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Static RAM)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">, sin entrar en temas de tecnolog\u00eda como la estructura de la celda de memoria, son b\u00e1sicamente dos: <\/span><\/p>\n<ul>\n<li><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">A la memoria SRAM se le presenta, por lo general, la direcci\u00f3n completa de una sola vez; mientras, a la DRAM se le presenta multiplexada, primero la fila y despu\u00e9s la columna.<\/span><\/li>\n<li><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La DRAM requiere, adem\u00e1s, ciclos de refresco para mantener la integridad de los datos internos.<\/span><\/li>\n<\/ul>\n<p><!--more--><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Inaugura esta familia de memorias la <\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">FPM <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Fast Page Mode)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> DRAM<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">. En los primeros tiempos, la tecnolog\u00eda era de 5V y las memorias as\u00edncronas; no necesitaban reloj. El tiempo de acceso al dato desde que el controlador de memoria (en la CPU o el chipset) presentaba la parte de la direcci\u00f3n correspondiente a la fila se situaba en torno a los 35 ns y era de unos 13 ns para la columna. Ya desde las primeras implementaciones, una vez presentada la fila se pod\u00eda ir variando la columna, de manera que los datos llegaban cada 13 ns. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Una mejora posterior apareci\u00f3 en el a\u00f1o 1995 de la mano de las<\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> EDO <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Extended Data Output<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> DRAM<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> que simplemente manten\u00edan los datos le\u00eddos estables hasta el flanco de bajada de CAS# del ciclo siguiente, en lugar de ponerlos en alta impedancia con la subida de CAS# del propio ciclo. Con ello se ganaba el tiempo de la precarga de la columna <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(tCP),<\/span><\/i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> lo que permiti\u00f3 que las r\u00e1fagas pasasen de X-3-3-3 a X-2-2-2 ciclos del FSB <\/span><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(Front Side Bus)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><em>. <\/em>Una sencilla mejora que permiti\u00f3 aumentar en un 10 % las prestaciones manteniendo el precio. Era la \u00e9poca de los Pentium con reloj interno entre 133-200 MHz y FSB de 66 MHz<\/span><b><span style=\"color: #000000; font-family: Calibri;\"><br \/>\n<\/span><\/b><\/p>\n<h2>DRAM sincr\u00f3nicas<\/h2>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">El siguiente paso de la tecnolog\u00eda viene de la mano de las <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DRAM s\u00edncronas<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">.<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> Entre los cambios que se introducen con ellas tenemos:<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">\u00a0<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">1.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Entre las se\u00f1ales que llegan al dispositivo se encuentra una se\u00f1al de reloj<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> (de ah\u00ed su nombre) con frecuencia entre 100 y 133 MHz (PC100 y PC133).<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">2.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se reduce la tensi\u00f3n de alimentaci\u00f3n a +3.3V<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">,<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> el inicio de lo que va a ser una reducci\u00f3n continuada.<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">3.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La se\u00f1alizaci\u00f3n es LVTTL<\/span><\/strong><b><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><strong>.<\/strong> <\/span><\/b><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">4.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Los accesos de lectura y escritura estar\u00e1n orientados a r\u00e1fagas<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> cuya longitud, como otros par\u00e1metros de funcionamiento, se programan durante la inicializaci\u00f3n<\/span><a title=\" href=\">[i]<\/a><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">5.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Internamente se organizan en 4 bancos<\/span><\/strong><b><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><strong>.<\/strong> <\/span><\/b><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Como en el caso de FPM y EDO, el acceso comienza cuando se presenta a la memoria, junto al comando ACTIVATE, la parte de la direcci\u00f3n correspondiente a la fila, y ahora adem\u00e1s el banco, seguidos por el comando READ o WRITE junto al banco y la direcci\u00f3n de comienzo de la r\u00e1faga en la columna. El tiempo de acceso desde la activaci\u00f3n de la fila es de 30 ns (tRCD + CL x tCK) y 15 ns (CL x tCK) desde el registro del comando READ hasta la disponibilidad del primer dato de la r\u00e1faga para la especificaci\u00f3n PC133; los tres siguientes llegaban a raz\u00f3n de un dato por ciclo: X-1-1-1. Ahora adem\u00e1s, una vez abierta la fila dentro del banco, se puede acceder a cualquier columna sin tener que esperar el tiempo de apertura; la r\u00e1faga en estas condiciones es: 2-1-1-1 frente a 4-1-1-1. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">De todas formas, el mayor avance respecto a las anteriores EDO no era tanto la latencia como la posibilidad de poder iniciar un segundo acceso a otro banco mientras estaba en progreso el anterior. De esta manera se pod\u00edan yuxtaponer las r\u00e1fagas X-1-1-1-1-1-1-1 frente a X-2-2-2-X-2-2-2, a lo que se a\u00f1ade un reloj que ha pasado de 66 a 133 MHz. En el a\u00f1o 2000 esta tecnolog\u00eda hab\u00eda sustituido completamente a la anterior EDO.<\/span><b><span style=\"color: #000000; font-family: Calibri;\"><br \/>\n<\/span><\/b><\/p>\n<h2>DDR (Double Data Rate)<\/h2>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La siguiente mejora vino de la mano de las <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DDR <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Double Data Rate<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">):<\/span><\/em><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">1.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La alimentaci\u00f3n se reduce a +2.5V.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">2.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La se\u00f1alizaci\u00f3n es<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> a partir de ahora, y hasta la DDR3 incluida, <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">del tipo SSTL<\/span><\/strong><b><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><strong>.<\/strong> <\/span><\/b><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">3.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Aumenta el tama\u00f1o a 1 Gb.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">4.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">El reloj se hace diferencial.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">5.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Cada octeto <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">byte<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> o cuarteto <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">nibble<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> se acompa\u00f1a de un <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">data strobe (<\/span><\/i><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DQS<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">) codireccional<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> que se usa a modo de reloj para capturarlo. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">6.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Utilizaci\u00f3n de ambos flancos de DQS<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">.<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> Esta novedad permite duplicar la informaci\u00f3n transferida en cada ciclo de reloj. Mientras que la reducci\u00f3n del voltaje y otras mejoras aumentar la frecuencia del reloj a 167 MHz (si bien hubo versiones de 200 MHz alimentadas a +2.6V). <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Aunque el tiempo de acceso al primer dato de la r\u00e1faga desde la apertura de la fila o desde la columna se sit\u00faa en 30 ns y 15 ns respectivamente, los siguientes se reciben cada 3 ns (tCK\/2 @ 167 MHz). De esta forma toda la informaci\u00f3n contenida en una r\u00e1faga en la que se comienza activando la fila se recibe en 42 ns, o en 24 ns si se accede a una fila ya abierta.<\/span><b><span style=\"color: #000000; font-family: Calibri;\"><br \/>\n<\/span><\/b><\/p>\n<h2>DDR2<\/h2>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Contin\u00faa la evoluci\u00f3n con la <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DDR2<\/span><\/strong><b><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><strong>:<\/strong> <\/span><\/b><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">1.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se reduce la tensi\u00f3n de alimentaci\u00f3n a +1.8V.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">2.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Aumenta el tama\u00f1o a 2 Gb.\u00a0<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">3.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">El n\u00famero de bancos se incrementa <\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">al doble,<\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">hasta 8<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">4.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se hacen diferenciales los DQS. <\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">5.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se incluyen terminaciones ODT <\/span><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">(On-Die Termination)<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> en las l\u00edneas de datos de la memoria<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> que se activan din\u00e1micamente para mejorar la integridad de las se\u00f1ales. La frecuencia de reloj alcanza 533 MHz. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">El tiempo de acceso al primer dato de la r\u00e1faga var\u00eda poco, siendo 26.25 ns y 13.125 ns respectivamente desde la fila o la columna. Aunque los siguientes tienen mucha menor latencia, 0.94 ns, de manera que la r\u00e1faga completa se transfiere en 30 ns desde la activaci\u00f3n de la fila, que es el caso peor.<\/span><b><span style=\"color: #000000; font-family: Calibri;\"><br \/>\n<\/span><\/b><\/p>\n<h2>DDR3 (L)<\/h2>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La siguiente generaci\u00f3n, y estamos llegando a la actualidad, es la <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DDR3 (L):<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">1.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se reduce la tensi\u00f3n a +1.5V e incluso a +1.35V<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> en la versi\u00f3n de bajo consumo. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">2.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La capacidad oscila entre 4 Gb (+1.5V) y 8 Gb (+1.35V).<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">3.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">mantiene el n\u00famero de bancos. <\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">4.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se aumentan de 3 a 5 los posibles valores de las terminaciones.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">5.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se puede elegir la impedancia de salida de los drivers <\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">de la memoria entre dos valores.<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">6.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Cambia el paradigma de trazado del bus entre la memoria y el controlador<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">.<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> Frente al \u00e1rbol sim\u00e9trico de las pistas de ADD\/CMD\/CTL y el control est\u00e1tico de su skew con el bus de datos, se pasa a la topolog\u00eda <\/span><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">fly-by<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> de ADD\/CMD\/CTL y reloj (CK) y el <\/span><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">de-skew<\/span><\/em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> din\u00e1mico de los DQS respecto al reloj, CK, en la DRAM, mediante un procedimiento que implementa el controlador de memoria asistido por la propia memoria durante la fase de inicializaci\u00f3n denominado <\/span><em><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Write Leveling<\/span><\/em><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"><em>.<\/em> <\/span><\/i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">\u00c9ste consiste en que el controlador va ajustando el desplazamiento del strobe DQS de cada octeto<\/span><i><\/i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">en subm\u00faltiplos del per\u00edodo de reloj hasta conseguir su alineamiento con la se\u00f1al CK. Durante cada paso del proceso, la memoria muestrea CK con el flanco de subida de DQS retornando el valor en el <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">bit<\/span><\/i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> menos significativo. El proceso finaliza en el momento que el controlador obtiene una transici\u00f3n de 0 a 1 en CK y el desplazamiento correspondiente representa el retardo que consigue compensar la diferencia de longitud entre ADD\/CMD\/CTL\/CK y el octeto correspondiente.<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La nueva topolog\u00eda permite doblar la frecuencia de trabajo hasta 1066 MHz, de manera que el tiempo de acceso al primer dato desde la fila es 13.09 ns, 13.13 ns desde la columna, mientras la latencia al siguiente se reduce a 0.469 ns. De esta manera, una r\u00e1faga completa se transfiere en 28.1 ns desde la fila y en 15 ns desde la columna.<\/span><b><span style=\"color: #000000; font-family: Calibri;\"><br \/>\n<\/span><\/b><\/p>\n<h2>DDR4<\/h2>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Llegamos por fin al \u00faltimo paso en la evoluci\u00f3n de la DRAM: la <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">DDR4<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">1.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se reduce el voltaje de alimentaci\u00f3n una vez m\u00e1s hasta +1.2V.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">2.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La se\u00f1alizaci\u00f3n pasa a ser POD.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">3.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Aumenta la capacidad a 16 Gb. <\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">4.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se duplican los bancos a 16.\u00a0<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">5.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">La frecuencia se eleva hasta 1600 MHz.<\/span><\/strong><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">6.<\/span><span style=\"color: #000000;\">\u00a0\u00a0\u00a0\u00a0\u00a0\u00a0 <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Se observa un incremento de los valores de las terminaciones internas ODT<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> (hasta 7 posibles). Las prestaciones aumentan proporcionalmente con el incremento de la frecuencia de reloj.<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">A la vista de los tiempos de acceso calculados, siempre en el entorno de 30 ns desde la fila y 15 ns desde la columna, podr\u00eda pensarse err\u00f3neamente que las prestaciones no han aumentado significativamente a lo largo del tiempo. Sin embargo, es una percepci\u00f3n que no se ajusta a la realidad por cuanto el controlador normalmente mantiene varios bancos activos (hasta 16 en caso de DDR4), de tal forma que, si bien la latencia corresponde a los tiempos mencionados, el controlador puede planificar los accesos de manera que las r\u00e1fagas queden yuxtapuestas unas con otras consiguiendo un <\/span><i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">throughput,<\/span><\/i><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> dos \u00f3rdenes de magnitud mayores que las FPM y EDO. <\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Pongamos un ejemplo: supongamos que el flujo del programa requiere que se active una fila y luego otra y as\u00ed, sucesivamente. Y que en consecuencia, el controlador activa en el ciclo N la primera, en el ciclo N+2 la siguiente, etc. Pues bien, en el caso de utilizar las DDR4-3200 tendr\u00edamos el primer dato disponible en el ciclo N+44, el segundo en N+44.5, el tercero en N+45 y el cuarto y \u00faltimo de la primera r\u00e1faga, en N+45.5. El primero correspondiente a la activaci\u00f3n en N+2 aparecer\u00eda en N+46, el segundo en N+46.5 y as\u00ed, sucesivamente. Como se observa, el throughput es un dato cada 0.5 x tCK siendo tCK la inversa de 1600 MHz (625 ps), que expresado en transferencias por segundo resultan 3200 MT\/s; y comp\u00e1rese con las tasas de 22 MT\/s o 33 MT\/s, que se obten\u00edan con la FPM o la EDO respectivamente.<\/span><\/p>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">Los <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">equipos <\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">TELDAT<\/span><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> no han sido espectadores ajenos a esta evoluci\u00f3n. As\u00ed, el <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">N+<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> utilizaba FPM DRAM funcionando a 33 MHz; los <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">ATLAS 200, ATLAS 250 y ATLAS 150<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> usaron SDR SDRAM a 50 MHz, 66 MHz y 100 MHz respectivamente, seg\u00fan la versi\u00f3n de la que se tratara; los <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">ATLAS 160 y ATLAS 360<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> usan DDR2 a 200 MHz (400 MT\/s) y 266 MHz (533 MT\/s); el <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">ATLAS 6x<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> inaugur\u00f3 el uso de la DDR3 a 333 MHz (666 MT\/s) y los m\u00e1s modernos <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">iM8<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> e <\/span><strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\">i70<\/span><\/strong><span style=\"color: #000000; font-family: Calibri; font-size: medium;\"> operan con este \u00faltimo tipo, transfiriendo a 1600 MT\/s.<\/span><\/p>\n<hr align=\"left\" size=\"1\" width=\"33%\" \/>\n<div>\n<div>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: small;\">En el texto se consideran r\u00e1fagas de longitud cuatro.<\/span><\/p>\n<\/div>\n<div>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: small;\">Considerando \u00fanicamente piezas de un solo DIE.<\/span><\/p>\n<\/div>\n<div>\n<p><span style=\"color: #000000; font-family: Calibri; font-size: small;\">Los 16 bancos se organizan en realidad en 4 grupos de 4 bancos cada uno. Existen nuevas restricciones temporales relacionadas con la pertenencia al grupo y al banco que tienen implicaciones en el dise\u00f1o del controlador.<\/span><\/p>\n<\/div>\n<\/div>\n","protected":false},"excerpt":{"rendered":"<p>Las caracter\u00edsticas diferenciadoras de las DRAM frente a las SRAM(Static RAM), sin entrar en temas de tecnolog\u00eda como la estructura de la celda de memoria, son b\u00e1sicamente dos: A la memoria SRAM se le presenta, por lo general, la direcci\u00f3n completa de una sola vez; mientras, a la DRAM se le presenta multiplexada, primero la [&hellip;]<\/p>\n","protected":false},"author":143,"featured_media":18725,"comment_status":"closed","ping_status":"closed","sticky":false,"template":"","format":"standard","meta":{"_acf_changed":false,"_et_pb_use_builder":"","_et_pb_old_content":"","_et_gb_content_width":"","footnotes":""},"categories":[1161],"tags":[],"class_list":["post-20721","post","type-post","status-publish","format-standard","has-post-thumbnail","hentry","category-comunicacion-corporativa"],"acf":[],"wpml_current_locale":"es_ES","wpml_translations":[{"locale":"en_US","id":18722,"slug":"dynamic-random-access-memory-dram-fast-page-mode-fpm","post_title":"The path has been cleared to make way for DRAM","href":"https:\/\/www.teldat.com\/dynamic-random-access-memory-dram-fast-page-mode-fpm\/"}],"_links":{"self":[{"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/posts\/20721","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/users\/143"}],"replies":[{"embeddable":true,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/comments?post=20721"}],"version-history":[{"count":0,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/posts\/20721\/revisions"}],"wp:featuredmedia":[{"embeddable":true,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/media\/18725"}],"wp:attachment":[{"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/media?parent=20721"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/categories?post=20721"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/www.teldat.com\/es\/wp-json\/wp\/v2\/tags?post=20721"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}