{"id":21035,"date":"2020-02-12T10:02:41","date_gmt":"2020-02-12T09:02:41","guid":{"rendered":"https:\/\/www.teldat.com\/sin-categorizar\/21035\/hojas-de-datos-de-fabricantes-especificaciones-de-dispositivos\/"},"modified":"2023-02-22T12:44:33","modified_gmt":"2023-02-22T11:44:33","slug":"hojas-de-datos-de-fabricantes-especificaciones-de-dispositivos","status":"publish","type":"post","link":"https:\/\/www.teldat.com\/es\/blog\/hojas-de-datos-de-fabricantes-especificaciones-de-dispositivos\/","title":{"rendered":"Interpretando las hojas de datos de los fabricantes"},"content":{"rendered":"

\"datasheets\"Todos hemos o\u00eddo la frase que la temporizaci\u00f3n lo es todo. Hoy en d\u00eda los buses que conectan, por ejemplo, los procesadores y la memoria principal requieren una temporizaci\u00f3n muy precisa, del orden de d\u00e9cimas de nanosegundos. Toda esa informaci\u00f3n la suministran los fabricantes en sus hojas de datos (datasheets<\/em>), pero es necesario combinarla adecuadamente con los modelos IBIS (Input\/output Buffer Information Specification<\/em>) de los drivers y las caracter\u00edsticas constructivas del circuito impreso tales como la impedancia caracter\u00edstica de las pistas, su longitud, n\u00famero de cargas y su distribuci\u00f3n, etc.<\/p>\n

<\/p>\n

As\u00ed, todos los fabricantes verifican que cada dispositivo cumpla las especificaciones recogidas en las mencionadas hojas. Estas pruebas se llevan a cabo en las mismas condiciones de operaci\u00f3n que se recogen en dichos documentos incluyendo: rangos de voltaje, impedancias de prueba, voltaje de referencia, rangos de temperatura, etc. Las pruebas en cuesti\u00f3n se realizan montando el dispositivo (DUT) en un equipo de pruebas, denominado tester, donde, conectado a una tarjeta de test, se presenta a cada pin de salida la impedancia de referencia que se especifica en la hoja de datos. Adem\u00e1s, el equipo de pruebas es capaz de proporcionar al DUT la combinaci\u00f3n de se\u00f1ales necesaria para la operaci\u00f3n con el slew rate especificado, se\u00f1ales de reloj de la frecuencia requerida, mientras mide simult\u00e1neamente, con extrema precisi\u00f3n, los tiempos en los pines del dispositivo.<\/p>\n

Sin embargo, considerando que en un circuito real la carga y la topolog\u00eda de la pista ser\u00e1n, por lo general, diferentes a las de prueba, \u00bfpodemos realmente obtener una informaci\u00f3n \u00fatil de las hojas de datos.? La respuesta es afirmativa con la ayuda de herramientas de simulaci\u00f3n, como puede ser HyperLynx, utilizando los modelos IBIS que proporciona el fabricante. Y esa es precisamente la intenci\u00f3n de la presente entrada del blog aunque, por brevedad, s\u00f3lo presentamos un ejemplo sencillo.<\/p>\n

Para ilustrarlo, imaginemos el hipot\u00e9tico caso en el que queremos calcular, sin necesidad de fabricar los prototipos, cu\u00e1l es la frecuencia m\u00e1xima de operaci\u00f3n del interfaz de memoria si el bus de datos presenta en todos los bits la topolog\u00eda que muestra el circuito de la parte superior de la Fig. 2, en donde un PowerQUICC II (U3) monta 64 MB de memoria principal, en la forma de dos piezas de SDRAM [1] de 256 Mbit (U1 y U2) del tipo -7E, por ejemplo.<\/p>\n

La condici\u00f3n que tendr\u00eda que cumplirse[2] ser\u00eda:<\/p>\n

tCK \u2265 tAC + tp + t(sp13)\u00a0 \u00a0 \u00a0 \u00a0(1)<\/p>\n

Siendo:<\/p>\n

tCK\u00a0 \u2192\u00a0 Periodo del reloj cuyo valor m\u00ednimo queremos obtener.<\/p>\n

tAC\u00a0 \u2192\u00a0 Tiempo de acceso a los datos medido desde el instante que el flanco de subida del reloj cruza, en el punto C de la Fig. 1, el nivel de referencia Vref, hasta que \u00e9stos alcanzan el punto A de la misma figura.<\/p>\n

tp\u00a0 \u00a0 \u00a0 \u2192\u00a0 Tiempo de propagaci\u00f3n de los datos desde el punto A al punto B.<\/p>\n

t(sp13) \u2192 Tiempo m\u00ednimo que los datos deben estar estables en el punto B antes del siguiente flanco de reloj para que sean muestreados correctamente (setup) por la CPU.<\/p>\n

 <\/p>\n

La inecuaci\u00f3n anterior presenta dos problemas, a saber:<\/p>\n

\u2022 El tiempo de acceso tAC no puede obtenerse de la hoja de datos, por lo general, por cuanto la carga vista por U1.2 en el punto A de la Fig. 2 difiere de la carga de referencia de 50 pF vista por U4.2, que corresponde al montaje de prueba con el que el fabricante obtiene tAC(CL)[3] .<\/p>\n

\u2022 Del simulador se puede obtener un valor que \u201crecuerda\u201d a (tAC + tp) pero no exactamente ese, pues el uso de tAC supone tomar como origen de tiempos el cruce por Vref en el punto C de la Fig. 1, mientras que el origen de tiempos en el simulador es un instante desconocido en el que se aplica la excitaci\u00f3n al driver de salida.<\/p>\n

Sin embargo, manipulando ligeramente la inecuaci\u00f3n y tras convertirla en una ecuaci\u00f3n, pues es la condici\u00f3n que hace el periodo m\u00ednimo, podemos reescribir (1) de la siguiente forma:<\/p>\n

tCKm\u00edn = tAC(2) + [ (tAC + tp) \u2013 tAC(2) ] + t(sp13)\u00a0 \u00a0 \u00a0 \u00a0 \u00a0 \u00a0 \u00a0 \u00a0 (2)<\/p>\n

Ahora la expresi\u00f3n entre corchetes, denominada en la literatura tiempo de compensaci\u00f3n, Tcomp, es independiente del origen de tiempo<\/span> y se puede obtener mediante simulaci\u00f3n.<\/p>\n

De los extractos recogidos en la Tabla 1 y Tabla 2 obtenemos los valores tAC(2) = 5.4 ns y t(sp13) = 1.5 ns, y de la simulaci\u00f3n la diferencia [ (tAC + tp) \u2013 tAC(2) ] que es, como mencionamos, independiente del origen de tiempo. As\u00ed pues, como tanto la traza verde (DQ0 en B) como la azul (DQ0 en D) de la Fig. 3 comparten el origen, podemos restar directamente sus valores, resultando: 2.59 ns[4] (= 5.2895 ns – 2.7078 ns). Llevados los valores a (2) queda:
\ntCKm\u00edn = 5.4 ns + 2.59 ns + 1.5 ns = 9.49 ns\u00a0\u21d2 fm\u00e1x = 105 MHz<\/span><\/p>\n

En los equipos de Teldat es necesario evaluar en muchas ocasiones la viabilidad de determinadas topolog\u00edas y su potencial antes de proceder a la fabricaci\u00f3n de los prototipos. Las herramientas de simulaci\u00f3n permiten hacer c\u00e1lculos como los anteriores, pero tambi\u00e9n previsualizar la forma de onda de una se\u00f1al como si de la pantalla de un osciloscopio se tratara, calcular las terminaciones m\u00e1s adecuadas para minimizar reflexiones, evitar los problemas de integridad de la se\u00f1al o de diafon\u00eda, reduciendo as\u00ed las emisiones electromagn\u00e9ticas no deseadas y, en definitiva, evitando costosas iteraciones de dise\u00f1o en tiempo y dinero.<\/p>\n

\"Modelo<\/p>\n

Figura 1<\/p>\n

 <\/p>\n

\"Sram<\/p>\n

Fig. 2. Circuito superior: bit DQ0 entre CPU y SDRAM; inferior: SDRAM con carga de referencia en el tester<\/p>\n

 <\/p>\n

\"DQ0<\/p>\n

Fig. 3. Bit DQ0 en el punto B (verde) y en la carga de referencia, punto D (azul), de la Fig. 2<\/p>\n

\"Tabla
\n\"Sram<\/p>\n

Tabla 1. Extracto de la hoja de datos de la SDRAM<\/p>\n

\"CLkin\"<\/p>\n

\"Hoja<\/p>\n

Tabla 2. Extracto de la hoja de datos del procesador<\/p>\n

 <\/p>\n

\n

[1] Se ha elegido SDRAM en lugar de otro m\u00e1s actual, como es DDR4 \u00f3 5, porque los niveles corresponden a LVTTL que son m\u00e1s familiares en general.<\/em><\/p>\n

[2] La ecuaci\u00f3n (1) asume que la se\u00f1al de reloj es distribuida de tal manera que su cruce por Vref en la memoria (punto C en la Fig. 1) coincide en el tiempo con su cruce por Vref en el procesador (no se ha representado ese punto en las figuras), es decir, no existe skew entre ambos relojes.<\/em><\/p>\n

[3] tAC(CL) es el tiempo medido en el equipo de pruebas que va desde el instante en que el flanco de subida de reloj cruza el nivel de referencia en el punto C de la Fig. 1, hasta que el dato alcanza ese mismo nivel en el condensador C1 que carga a U4 en la Fig. 2 (punto D).<\/em><\/p>\n

[4] Este valor corresponde al paso por VIL (0.8 volt.) de la transici\u00f3n de nivel alto a bajo de DQ0. Su explicaci\u00f3n carece de inter\u00e9s para el objetivo de esta entrada.<\/em><\/p>\n","protected":false},"excerpt":{"rendered":"

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